台积电，转战1.4nm

作者：王韵壹、李英、熊慧卿

据台媒联合报报道，台积电3纳米制程今年8月将导入量产，但台积电为取得制霸权，防止英特尔杀出抢单，决定将3纳米研发团队转战1.4纳米开发，并预定下个月鸣枪起跑，投入确认技术规格的第一阶段（TV0）开发，这也为台积电准备跨足1纳米世代，揭开历史新页。
报道进一步指出，台积电日前敲定于今年8月于竹科研发中心P8厂及南科18B的P5厂，南北同时启动3纳米量产后，接下来要在先进制程开发上压制英特尔藉由2纳米技术突破争食苹果新世代处理器的威胁，以持续在晶圆代工保持领先优势。
考虑到三星和英特尔都对台积电嘴边的蛋糕虎视眈眈。毫无疑问，又一轮芯片制程大赛即将打响。

台积电急了

在之前的财报会上，台积电联席总裁魏哲家曾经表示，公司的2nm工艺正在研发当中，如按照初步规划，试产将在2024年底，最快则将于2025年投入量产。但是，英特尔在更早之前曾经表示，公司将在今年下半年完成Intel 18A（约为1.8nm ）的芯片设计，并将原定的量产时间从之前的2025年提前到2024年。由此，我们可以看到台积电担忧的来源。
另一个方面，对工艺制程有了解的读者应该知道，今年下半年开战的3nm工艺推进到现在，其实基本面已经定了。因为三大厂商（台积电、英特尔和三星）的工艺进度，甚至客户在目前看来都初步确定，且短期有太大的变化的可能性比较小。
但在3nm后的技术节点，则又有新的不确定性。
众所周知，自2011年英特尔发布22nm工艺以来，包括Intel、台积电、三星、格芯和中芯国际都几乎在所有的先进工艺逻辑芯片上使用FinFET晶体管制造。和以前的平面晶体管沟道是水平的不一样。在 FinFET 中，沟道是垂直的，栅极环绕在沟道周围，能从沟道的三个侧面提供出色的控制。
正因为这种不同寻常的设计，FinFET在应用中带来了更多的优势。例如对于给定的晶体管占位面积有更高的驱动电流、更高的速度和更低的泄漏，这使其能够具备更低的功耗、无随机掺杂剂波动，使得晶体管具有更好的迁移率和缩放比例。借助这个创新的晶体管设计，芯片制造工艺演进到了今年下半年面世的3nm。因为除了三星以外，其他晶圆代工厂在这个节点依然使用的是FinFET。

平面晶体管、FinFET晶体管和GAA晶体管
然而，到了3nm以后的工艺，FinFET的历史使命就已经完成了，这就驱使所有晶圆代工厂就不得不探索新的制造方法，如三星在3nm上应用的GAA（Gate All Around）晶体管就是当中一个选择。和当初从平面往立体转一样，新的晶体管也会给开发者提出新挑战。需要提示一下的是，三星在3nm就用上了这种新型晶体管，而英特尔也披露了不少关于他们新晶体管的信息，他们更是把Intel 18A看作超越台积电的关键技术。再加上，近日日经新闻报道，美国和日本正计划在2nm芯片上合作。考虑到日本在设备上的领先、当前的芯片本地制造趋势、美国IBM过往在先进工艺上的辉煌历史、热潮他们也于一年前推出2nm芯片等多种因素。
这就让在新工艺保密工作做得非常之好的台积电急了。

GAA没那么简单

如上所说，GAA晶体管是行业必然的发展趋势，而纳米片就是GAA晶体管的首个选择。
所谓纳米片，从构造上看，纳米片FET是一种旋转90度的finFET，这就让其可以产生水平堆叠的fin，而每个fin中间都有垂直栅极材料，且每个fin都是一个沟道。

Lam Research在其2020年的一篇博客中介绍道，早期的GAA设备将使用垂直堆叠的纳米片。它们由单独的水平片构成，四周都被门材料包围。这提供了相对于finFET改进的通道控制。与更高电流需要多个并排fin的FinFET不同，GAA 晶体管的载流能力通过垂直堆叠几个纳米片来增加，栅极材料包裹在通道周围。纳米片的尺寸可以缩放，以便晶体管的尺寸可以满足所需的特定性能。
该篇博客文章进一步指出，纳米片在概念上可能很简单，但它们对制造提出了新的挑战。其中一些挑战围绕着制造结构，其他涉及实现 PPAC 扩展目标所需的新材料。

如图所示，GAA晶体管是通过首先生长交替的Si和SiGe外延层的超晶格来制造的，这些外延层构成了纳米片的基础。而其关键步骤则包括沉积内部电介质间隔物以保护源极/漏极区域并定义栅极宽度，以及用于去除牺牲层（sacrificial layer）的沟道释放蚀刻。去除牺牲层后留下的空间需要用栅极电介质和金属填充，包括纳米片之间。因为栅极金属很可能会引入新材料，为此一些制造商正在评估钴，钌、钼、镍和各种合金。
在semiengineering的报道中，他们也揭露了制造纳米片FET带来的重大挑战。
首先在流程中，外延工具在衬底上沉积超薄、交替的SiGe和硅层，形成超晶格结构。这种结构可能具有三层、五层或更多层的每种材料；其次，微小的垂直fin在超晶格结构中被图案化和蚀刻。然后，形成内间隔物。在间隔蚀刻中，超晶格结构中的SiGe层的外部部分被凹陷，然后用介电材料填充；第三，形成源极/漏极。然后，去除超晶格结构中的SiGe层，留下构成通道的硅基层或片；最后，通过沉积高k电介质和金属栅极材料形成栅极。

”以上每一步都是一个挑战。与所有工艺一样，目标是开发没有缺陷的芯片。这需要在晶圆厂中采用完善的工艺控制策略。”semiengineering的记者在文章中强调。（关于纳米片制造，请参考半导体行业观察的文章《FinFET的继任者：纳米片该如何制造？》）
台积电制造集成经理在今年二月接受IEEE采访的时候就首先强调，我们正在接近原子尺度。然后他继续说：“以前，我们可以通过微调工艺来实现下一代节点，但现在每一代我们都必须在晶体管架构、材料、工艺和工具方面找到新的方法。在过去，这几乎是一种主要的光学缩小，但这不再是一个简单的技巧。”
Lam Research方面则表示，GAA晶体管将成为FinFET的继任者，而纳米片将演变为纳米线。这些GAA结构应该贯穿当前路线图上的高级流程节点。