半导体工艺》提高硅上 n –

作者：王韵壹、李英、熊慧卿

《炬丰科技-半导体工艺》提高硅上 n – -GaN的迁移率

2021-12-14 11:04 来源: 炬丰科技

原标题：《炬丰科技-半导体工艺》提高硅上 n – -GaN的迁移率

书籍：《炬丰科技-半导体工艺》

文章：提高硅上 n – -GaN的迁移率

编号：JFKJ-21-1164

作者：华林科纳

硅上生长的轻n掺杂氮化镓的迁移率达到了创纪录的1090cm2/V-s,载流子浓度约为2x1016/cm3。先前的迁移率记录是720cm2/V-s，掺杂2×1016/cm3硅。

根据研究，这一成就的一个关键因素是减少了n –- GaN中的位错。进一步地研究表明，TDs从金属有机化学气相沉积(MOCVD)中吸引类似受体的碳杂质——这些碳杂质可以形成带电的库仑散射中心。

轻氮掺杂氮化镓漂移层是垂直氮化镓基器件的关键组成部分，用于电动汽车、发电厂、数据中心和消费电子产品的大功率和高压系统。这种层需要相对较厚，以降低大电势降的峰值电场。同时，电阻需要尽可能低，要求尽可能高的迁移率。

尽管在其他衬底上已经获得了更高的迁移率，例如碳化硅和独立式氮化镓(1470cm2/V-s，1.2x1015/cm3载流子浓度)，在硅衬底上制造可以显著降低成本，特别是如果氮化镓电子器件可以与硅互补金属氧化物半导体电路单片集成。

在p型掺杂的衬底上生长n –- GAn< 111> Si。探索了1–5米范围内各种厚度的位错过滤层的使用，在1020℃生长，富氨比为4534。DF层生长在由300纳米1100碳氮化铝(AlN)成核层和400纳米1060碳Al0.25Ga0.75N应力控制层组成的缓冲层上，以桥接之间17%的晶格失配氮化镓和硅。相对于在昂贵得多的替代衬底上生长的氮化镓，大的失配是更高的TD密度的关键来源。顶层为2m n –- GaN，约3x1016/cm3硅掺杂，在1050℃温度和300巴压力下生长。

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根据x射线衍射分析(表1)，较厚的5 m DF层导致顶部n –- GaN的迁移密度较低。结果是一致的。使用透射电子显微镜检查，其给出了具有5 m位错过滤器的样品C的5.4x108/cm2的值。二次离子质谱显示，随着位错的减少，顶部n –- GaN层也含有较少的碳杂质。发现位错密度和碳浓度之间存在线性关系:线性相关性表明碳杂质的掺入与位错密度密切相关。我们认为碳杂质可能在位错周围偏析(碳装饰的脱臼)。

之前的一些实验工作也证明了位错表现为聚碳中心。位错周围的碳杂质可能充当类似受体的陷阱，降低电子载流子浓度，同时通过载流子散射影响迁移率。这些效应增加了垂直器件中漂移层的电阻。样品C中n –-氮化镓材料质量的提高导致了1090cm2/V-s的迁移率，符合-范德堡结构的霍尔测量。使用与温度相关的霍尔测量来解开对迁移率的各种理论贡献(图1)。对于样品A (1 m DF)，在120K下峰迁移率为2620cm2/V-s。样品C峰在110K时为3628cm2/V-s。峰值出现在较低的温度表明较低的补偿陷阱浓度。

图1(A)样品A和(b)样品c的电子迁移率的温度依赖性。还显示了受单个散射机制限制的计算电子迁移率。根据Matthiessen规则[1/ =1/ i]组合各成分，得出计算的总数。尽管与在纯氮化镓衬底上生长的材料相比，位错密度更高，但是样品C中的位错散射的贡献被发现是可比。关键因素是位错是否带电。

如果位错俘获了碳原子，而碳原子又俘获了电子，电荷就会产生库仑散射。进一步的分析用于从霍尔载流子浓度的温度依赖性中提取信息(表2)。使用电荷平衡方程估算了受体浓度([NA])、与TD相关的受体态浓度([NDIS])以及沿TD (dDIS)的类受体陷阱态之间的距离。最后一个值，dDIS，被发现是在氮化镓晶格的垂直c方向的晶格参数的数量级。这意味着一个类似受体的陷阱态(一个碳原子修饰在一个位错附近)估计存在于沿TD的每个c晶格间距上。返回搜狐，查看更多

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